台积电在欧洲开放创新平台论坛上宣布N2P和N2X制程技术准备就绪

it之家报道，世界最大的晶圆代工厂台积电（TSMC）本周在欧洲开放创新平台（OIP）论坛上宣布，其电子设计自动化（EDA）工具和第三方IP模块已经为台积电性能增强型的N2P和N2X制程技术（2纳米级）做好准备。
这一重大进展标志着芯片设计行业迈入了一个新的里程碑，各种芯片设计厂商现在可以基于台积电第二代2nm级生产节点进行芯片开发。

台积电的N2系列工艺技术相较于其前代的主要增强之处在于纳米片全栅极（GAA）晶体管和超高性能金属-绝缘体-金属（SHPMIM）电容的引入。
其中，纳米片GAA晶体管的优势在于可以通过调整通道宽度来定制高性能或低泄漏操作。
而SHPMIM电容则能增强电源稳定性并促进片上解耦，其容量密度是前代的两倍以上，同时还将Rs片状电阻（欧姆/平方）降低了50%，Rc通孔电阻也降低了50%。

此次更新的重点是台积电的N2P技术。
与第一代N2工艺相比，N2P会有额外的改进：功耗降低5%-10%（在相同频率和晶体管数量下）或性能提高5%-10%（在相同功耗和晶体管数量下）。
而N2X则会拥有比N2和N2P更高的FMAX电压，能够为数据中心CPU、GPU和专用ASIC提供更好的性能。
值得一提的是，N2P和N2X在IP层面是兼容的，这意味着打算使用N2X的公司无需重新开发为N2P设计的任何东西。

在EDA工具和第三方IP方面，经过长时间的努力，主要供应商如Cadence、Synopsys、SiemensEDA和Ansys等的程序已经通过了台积电的严格认证。
这些程序已经通过N2P工艺开发套件（PDK）版本0.9的认证，由于该工艺预计将于2026年下半年投入大规模生产，因此这一版本的PDK被认为足够成熟。
第三方IP，包括标准单元、GPIO、SRAM编译器、ROM编译器、内存接口、SerDes和UCIe产品，现在可以从各种供应商以预硅设计套件的形式获得。

值得一提的是，去年台积电在欧洲OIP论坛上就表示，其N2工艺技术的生态系统正在发展，EDA工具和部分第三方IP已经通过了该合同芯片制造商的认证。
如今，EDA程序不仅通过了初代N2的认证，而且也通过了其改进版本N2P的认证，这是一个重要的里程碑。

随着这些消息的公布，我们了解到台积电的N2系列工艺技术正在稳步推进。虽然一些大型芯片设计公司如苹果已经开始了使用N2系列工艺技术的处理器设计，但小型芯片设计公司仍然需要依赖合适的EDA程序和IP模块。现在，这些用于N2P的工具已经以0.9版本PDK的形式提供，这表示N2P的进步正按计划进行。这无疑为整个芯片设计行业带来了新的机遇和挑战。未来的竞争将更加激烈，但也将推动技术的进步和创新。此次宣布的EDA工具和第三方IP的完善将有助于芯片设计公司与台积电进行更好的合作，以开发出更先进、更高性能的芯片。
期待未来台积电将会带来更多的突破和创新，继续引领半导体行业的发展。

标签： 台积电、 2nm、 芯片、

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